طراحی تراشه یکی از اولویت های توسعه هر کشور است و گسترش صنعت طراحی تراشه چین به کاهش وابستگی کشور من به تراشه های خارجی کمک می کند. در مقالات قبلی ، سردبیر یک بار جریان رو به جلو و معکوس طراحی تراشه و چشم اندازهای طراحی تراشه را معرفی کرد. در این مقاله ، ویرایشگر فصل طراحی تراشه واقعی را به شما معرفی می کند - بهینه سازی و تحقق مصرف برق درخت ساعت در طراحی تراشه RFID.
1 بررسی اجمالی
UHF RFID یک تراشه برچسب شناسایی فرکانس رادیویی UHF است. تراشه حالت منبع تغذیه غیرفعال را در پیش می گیرد: پس از دریافت انرژی حامل ، واحد RF جلویی یک سیگنال قدرت Vdd تولید می کند تا کل تراشه مورد نظر را تأمین کند. به دلیل محدودیت های سیستم منبع تغذیه ، تراشه نمی تواند یک درایو جریان بزرگ ایجاد کند ، بنابراین طراحی کم مصرف به پیشرفت بزرگی در روند توسعه تراشه تبدیل شده است. به منظور ایجاد قطعه مدار دیجیتال در کمترین زمان ممکن ، در فرآیند طراحی مدار منطق دیجیتال ، علاوه بر ساده سازی ساختار سیستم (علاوه بر ساده کردن ساختار سیستم) ، ماژول رمزگذاری ، ماژول رمزگشایی ، ماژول تولید عدد تصادفی ، ساعت ، ماژول تنظیم مجدد ، واحد کنترل حافظه و همچنین ماژول کنترل کلی) ، طراحی مدار ناهمزمان در طراحی برخی از مدارها پذیرفته شده است. در این فرآیند ، ما دیدیم که چون درخت ساعت قسمت زیادی از مصرف برق منطق دیجیتال را مصرف می کند (حدود 30٪ یا بیشتر) ، کاهش مصرف برق درخت ساعت نیز به کاهش مصرف انرژی منطق دیجیتال و قدرت کل تراشه برچسب. یک مرحله مهم برای مصرف.
2 ترکیب قدرت تراشه و روش های کاهش مصرف برق
2.1 ترکیب مصرف برق
شکل 1 ترکیب مصرف انرژی تراشه
مصرف برق پویا عمدتا شامل مصرف برق اتصال کوتاه و مصرف برق تلنگر است که از اجزای اصلی مصرف برق این طرح است. مصرف برق اتصال کوتاه مصرف برق داخلی است که ناشی از اتصال کوتاه فوری ناشی از روشن شدن لوله P و لوله N در یک لحظه خاص در دستگاه است. مصرف برق در گردش ناشی از شارژ و تخلیه ظرفیت بار در خروجی دستگاه CMOS است. مصرف برق نشت به طور عمده شامل مصرف برق ناشی از نشت زیر آستانه و نشت دروازه است.
امروزه ، دو منبع مهم مصرف برق عبارتند از: تبدیل ظرفیت و نشت زیر آستانه.
2.2 روش اصلی برای کاهش مصرف برق
شکل 2 روش های اصلی برای کاهش مصرف انرژی تراشه
2.2.1 ولتاژ منبع تغذیه Vdd را کاهش دهید
Voltage Island: ماژول های مختلف از ولتاژهای مختلف منبع تغذیه استفاده می کنند.
مقیاس ولتاژ در سطح MulTI: چندین منبع ولتاژ در یک ماژول وجود دارد. مطابق کاربردهای مختلف بین این منابع ولتاژ جابجا شوید.
مقیاس بندی فرکانس ولتاژ پویا: نسخه ارتقا یافته "تنظیم ولتاژ چند سطح" ، که ولتاژ را با توجه به فرکانس کاری هر ماژول تنظیم می کند.
AdapTIve Voltage Scaling: نسخه ارتقا یافته DVFS که از مدار بازخورد استفاده می کند و می تواند رفتار مدار را کنترل کند تا ولتاژ را به صورت سازگار تنظیم کند.
مدار زیر آستانه (طراحی دشوارتر است و هنوز در حیطه تحقیقات دانشگاهی باقی مانده است)
2.2.2 فرکانس f و میزان گردش مالی را کاهش دهید
بهینه سازی کد (استخراج عوامل مشترک ، استفاده مجدد از منابع ، جداسازی عملوند ، کار سریال برای کاهش اوج مصرف برق و غیره)
ساعت دردار
استراتژی چند ساعته
2.2.3 کاهش ظرفیت خازنی (CL) و اندازه ترانزیستور (Wmos)
کاهش واحدهای متوالی
مساحت تراشه و کاهش مقیاس
فرآیند به روزرسانی
2.2.4 جریان نشتی Ileak را کاهش دهید
ولتاژ آستانه کنترل (ولتاژ آستانه) (ولتاژ آستانه current جریان نشتی ↓ در صورت استفاده از MTCMOS ، VTCMOS ، DTCMOS)
ولتاژ گیت (ولتاژ گیت) را کنترل کنید (با کنترل ولتاژ گیت منبع برای کنترل جریان نشت)
ترانزیستور پشته (ترانزیستورهای زائد را به صورت سری وصل کنید ، مقاومت را کاهش دهید تا جریان نشتی کاهش یابد)
منبع تغذیه دردار (Power gaTIng یا PSO) (وقتی ماژول کار نمی کند ، برای کاهش موثر جریان نشتی ، برق را خاموش کنید)
3 بهینه سازی مصرف برق درخت ساعت در تراشه RFID
وقتی تراشه در حال کار است ، قسمت عمده ای از مصرف برق به دلیل گردش شبکه شبکه ساعت است. اگر شبکه ساعت بزرگ باشد ، افت برق ناشی از این قطعه بسیار زیاد خواهد بود. در میان بسیاری از فناوری های کم مصرف ، ساعت دردار دارای بیشترین تأثیر مهار در مصرف برق تلنگر و مصرف برق داخلی است. در این طراحی ، ترکیبی از فناوری ساعت چند دروازه ای و یک استراتژی ویژه بهینه سازی درخت ساعت ، بخش زیادی از مصرف برق را ذخیره می کند. این پروژه از انواع استراتژی های بهینه سازی برای مصرف برق در طراحی منطقی استفاده کرده و برخی از روش ها را در ترکیب نهایی و طراحی فیزیکی آزمایش کرده است. از طریق چندین بهینه سازی و تکرار نیرو در انتهای جلو و عقب ، طراحی کد منطقی و حداقل مصرف برق رویکرد یکپارچه پیدا شد.
4.1 دستی گیت ساعت را در مرحله RTL اضافه کنید
شکل 3 نمودار شماتیک ساعت دردار
ماژول data_reg (En ، Data ، clk ، out)
ورودی En ، clk؛
ورودی [7: 0] داده ؛
خروجی [7: 0] out؛
همیشه @ (posedge clk)
if (En) out = داده ؛
ماژول نهایی
هدف از این مرحله عمدتا دو برابر است: مرحله اول افزودن واحد ساعت دروازه ای برای کنترل میزان گردش مالی و کاهش منطقی مصرف انرژی پویا با توجه به احتمال چرخش ساعت هر ماژول است. دوم تولید شبکه ساعت با ساختار متعادل تا حد ممکن. می توان تضمین کرد که برخی از بافرهای ساعت را می توان در مرحله سنتز درخت ساعت عقب برای کاهش مصرف برق اضافه کرد. واحد ICG (یکپارچه دروازه) در کتابخانه سلول ریخته گری می تواند به طور مستقیم در طراحی کد واقعی استفاده شود.
4.2 ابزار در مرحله سنتز به دروازه یکپارچه وارد می شوند
شکل 4 درج ساعت دروازه ای در هنگام سنتز منطقی
# تنظیم گزینه های گیت ساعت ، پیش فرض max_fanout نامحدود است
سبک_گیت_کلیک-قفل سلول-متعاقب \
-positive_edge_logic {یکپارچه} \
-control_point قبل از \
-کنترل_سکن سیگنال_ امکان پذیر است
# با قرار دادن ICG های "همیشه فعال" یک درخت ساعت متعادل تر ایجاد کنید
power_cg_all_registers را درست تنظیم کنید
power_remove_redundant_clock_gates را درست تنظیم کنید
read_db design.gtech.db
top_design برتر
پیوند
منبع طراحی. cstr.tcl
# گیت ساعت را وارد کنید
insert_clock_gate
گردآوری
# گزارش درج درب ساعت را تهیه کنید
گزارش_ساعت_درگاه
هدف از این مرحله استفاده از ابزار یکپارچه (DC) برای قرار دادن خودکار واحد دردار به منظور کاهش بیشتر مصرف برق است.
لازم به ذکر است که تنظیمات پارامتر برای قرار دادن ICG ، مانند حداکثر fanout (هرچه فنوت بزرگتر باشد ، صرفه جویی در انرژی بیشتری خواهد داشت ، متعادل تر بودن fanout ، کج شدن کوچکتر است ، بسته به طراحی ، همانطور که در شکل نشان داده شده است) ، و تنظیم پارامتر minimum_bitwidth علاوه بر این ، برای ایجاد تعادل در ساختار شبکه ساعت ، لازم است که یک ICG معمولاً باز برای ساختارهای کنترل گیت پیچیده وارد کنید.
4.3 بهینه سازی مصرف برق در مرحله سنتز درخت ساعت
شکل 5 مقایسه دو ساختار درخت ساعت (a): نوع عمق چند سطح (ب): نوع مسطح چند سطح
ابتدا تأثیر پارامترهای جامع درخت ساعت بر ساختار درخت ساعت را معرفی کنید:
کجی: کج ساعت ، هدف کلی درخت ساعت.
تأخیر درج (تأخیر): تاخیر کلی مسیر ساعت ، برای محدود کردن افزایش تعداد سطوح درخت ساعت استفاده می شود.
حداکثر انتقال: حداکثر زمان تبدیل تعداد بافرهایی را که می توان توسط بافر سطح اول هدایت کرد محدود می کند.
Max Capacitance Max Fanout: حداکثر ظرفیت خازنی و حداکثر fanout تعداد بافرهایی را که می توان توسط بافر سطح اول هدایت کرد محدود می کند.
هدف نهایی از سنتز درخت ساعت در طراحی کلی کاهش کجی ساعت است. افزایش تعداد سطوح و کاهش هر سطح fanout بافرهای بیشتری را سرمایه گذاری می کند و با تعادل دقیق تر زمان تاخیر هر مسیر ساعت را به دست می آورد تا یک کج کوچکتر بدست آورید. اما برای طراحی کم مصرف ، به ویژه هنگامی که فرکانس ساعت کم است ، زمان مورد نیاز خیلی زیاد نیست ، بنابراین امید است که بتوان مقیاس درخت ساعت را کاهش داد تا مصرف برق سوئیچینگ پویا ناشی از درخت ساعت کاهش یابد. همانطور که در شکل نشان داده شده است ، با کاهش تعداد سطوح درخت ساعت و افزایش میزان تعجب ، می توان به طور موثر اندازه درخت ساعت را کاهش داد. با این وجود ، به دلیل کاهش تعداد بافرها ، یک درخت ساعت با تعداد ترازهای کمتر از یک درخت ساعت چند سطحی ، فقط تأخیر هر مسیر ساعت را متعادل کنید و یک کج بزرگتر بدست آورید. ملاحظه می شود که با هدف کاهش مقیاس درخت ساعت ، سنتز درخت ساعت کم مصرف در هزینه افزایش یک کج خاص است.
به طور خاص برای این تراشه RFID ، ما از فرایند TSMC 0.18um CMOS LOGIC / MS / RF استفاده می کنیم و فرکانس ساعت فقط 1.92M است که بسیار کم است. در این زمان ، وقتی از ساعت برای سنتز درخت ساعت استفاده می شود ، از ساعت کم برای کاهش مقیاس درخت ساعت استفاده می شود. سنتز درخت ساعت مصرف برق به طور عمده محدودیت های کج ، تأخیر و ترانزیت را تنظیم می کند. از آنجا که محدود کردن fanout باعث افزایش تعداد سطح درخت ساعت و افزایش مصرف برق می شود ، این مقدار تنظیم نشده است. مقدار پیش فرض در کتابخانه. در عمل ، ما از 9 محدودیت مختلف درخت ساعت استفاده کرده ایم و محدودیت ها و نتایج جامع در جدول 1 نشان داده شده است.
نتیجه گیری 5
همانطور که در جدول 1 نشان داده شده است ، روند کلی این است که هرچه کج هدف بزرگتر باشد ، اندازه درخت درخت ساعت کوچکتر ، تعداد بافر درخت ساعت کمتر و کوچکتر از مصرف برق پویا و استاتیک مربوطه است. با این کار درخت ساعت صرفه جویی می شود. هدف از مصرف دیده می شود که اگر کج هدف از 10n بیشتر باشد ، اساساً مصرف برق تغییر نمی کند ، اما مقدار بزرگ کج باعث بدتر شدن زمان نگهداری می شود و تعداد بافرهای وارد شده هنگام تعمیر زمانبندی را افزایش می دهد ، بنابراین باید سازش کرد از نمودار راهبرد 5 و استراتژی 6 راه حل های ترجیحی هستند. علاوه بر این ، هنگامی که تنظیم بهینه کج انتخاب می شود ، همچنین می توانید مشاهده کنید که هرچه مقدار انتقال حداکثر بزرگتر باشد ، مصرف نهایی انرژی پایین تر است. این را می توان فهمید که هرچه زمان انتقال سیگنال ساعت بیشتر باشد ، انرژی مورد نیاز نیز کمتر است. علاوه بر این ، تنظیم محدودیت تأخیر تا حد ممکن قابل افزایش است ، و مقدار آن تأثیر کمی در نتیجه نهایی مصرف برق دارد.
محصول دیگر ما:
