در سال های اخیر ، با پیشرفت سریع رایانه ها ، شبکه های دیجیتالی و فناوری های تلویزیونی ، تقاضای مردم برای تصاویر تلویزیونی با کیفیت بالا همچنان در حال افزایش است و صنعت رادیو و تلویزیون کشور من توسعه سریع و توسعه سریع را تجربه کرده است. پخش ماهواره ای تلویزیون دیجیتال ، که چهار سال پیش راه اندازی شد ، اکنون مقیاس قابل توجهی را تشکیل داده است. ضبط ویدئوی دیجیتال ، جلوه های ویژه دیجیتالی ، سیستم های ویرایش غیر خطی ، استودیوهای مجازی ، وسایل پخش دیجیتال ، آرایه های هارد دیسک شبکه و سیستم های پخش دیجیتال رباتیک پی در پی وارد دوربین های مدار بسته و تلویزیون های استانی و شهری شده است. استاندارد تلویزیون دیجیتال با کیفیت بالا SDTV/HDTV به عنوان یکی از پروژه های اصلی صنعت تحقیقات علمی ملی ذکر شده است و پخش آزمایشی آن در برج رادیو و تلویزیون مرکزی انجام شده است. در حال حاضر ، تولید برنامه تلویزیونی دیجیتالی کشورم و پخش زمینی تلویزیون دیجیتال به شدت ترویج شده است و "برنامه پنج ساله یازدهم" دوره آماده سازی برای تغییر کلی تلویزیون دیجیتال کشورم و مرحله مهمی از انتقال خواهد بود. سیستم پخش و تلویزیون از آنالوگ به دیجیتال.
این طرح برای مقابله با این روند و برآوردن تقاضای زیاد بازار برای تجهیزات انتقال نوری سیگنال های ویدئویی چند کاناله ASI/SDI طراحی شده است. این یک تجهیزات انتقال نوری است که از فناوری تقسیم زمان برای انتقال همزمان دو سیگنال ویدیویی دیجیتال ASI/SDI در یک فیبر نوری استفاده می کند. این طرح می تواند پایه محکمی برای توسعه تجهیزات انتقال نوری سیگنال ناهمزمان با سرعت بیشتر در آینده ایجاد کند.
1. برنامه پیاده سازی سیستم
سیگنال سریال ASI/SDI توسط مدار برابر کننده تغییر شکل داده و به مجموعه ای از سیگنال های دیفرانسیل تبدیل می شود. سپس ساعت در سیگنال از طریق مدار بازیابی ساعت برای استفاده در رمزگشایی و همگام سازی بعدی سیگنال استخراج می شود. پس از عبور از مدار رمزگشایی ، سیگنال سریالی سری سریع به یک سیگنال سرعت پایین موازی تبدیل می شود تا برای فرایند مالتی پلکس بعدی الکتریکی آماده شود. سرانجام ، سیگنال ناهمزمان از طریق تنظیم مدار FIFO با ساعت الکتریکی محلی ساعت هماهنگ می شود و بدین وسیله به چندگانه الکتریکی محلی پی می برد. سپس از طریق تبدیل الکتریکی/نوری ماژول نوری به قسمت دریافت کننده منتقل می شود. پس از دریافت سیگنال ، انتهای دریافت کننده از طریق یک سری مدارهای معکوس تبدیل می شود تا سیگنال سریال ASI/SDI اصلی را بازیابی کرده و کل فرایند انتقال را تکمیل کند.
در این طرح ، فناوری چندگانه الکتریکی سیگنال های ASI/SDI کلید کل پیوند فنی است. از آنجا که نرخ سیگنال ASI/SDI مورد نیاز برای مالتی پلکس در پروژه بسیار زیاد است ، نرخ استاندارد به 270 مگابیت بر ثانیه می رسد ، و این چندگانه سیگنال همولوگ نیست ، به طور مستقیم سیگنال را چند برابر کردن مشکل و غیر اقتصادی است و باید ابتدا بازسازی شود ساعت هر سیگنال ، سیگنال سریال با سرعت بالا را به یک سیگنال موازی با سرعت پایین تبدیل می کند و سپس سرعت ساعت هر سیگنال را از طریق مدار تراشه FIFO تنظیم می کند تا با ساعت محلی هماهنگ شود و سپس دو سیگنال الکتریکی را از طریق چند برابر می کند. تراشه قابل برنامه ریزی ، و سپس انتقال انتقال چندگانه تقسیم زمان را درک کنید. تنها پس از این سری از روشهای پردازش سیگنال ، می توان یک فرایند demultiplexing هموار را در انتهای دریافت کننده ، که همچنین نقطه اصلی فنی طراحی است ، تحقق بخشید.
علاوه بر این ، قفل کردن مالتی پلکس الکتریکی نیز یک مشکل است. هرچه تعداد کانال های سیگنال بیشتر باشد ، سرعت بالاتر است ، قفل شدن مشکل تر است و الزامات فنی برای چیدمان برد برد مدار چاپی بیشتر است. این مشکل را می توان به خوبی از طریق درمان های مختلف مانند قرار دادن معقول اجزای مختلف و فیلتر علمی بهم ریختگی حل کرد.
2. مدار سخت افزاری
در این طرح ، استفاده اصلی جدیدترین چیپست ویدیویی دیجیتالی قدرتمند و پایدار از National Semiconductor است. تراشه رمزگشایی و تبدیل سریال/موازی CLC011 است. تراشه رمزگذاری و موازی/سریال CLC020 است. تراشه بازیابی ساعت LMH0046 است ؛ تراشه برابری کابل تطبیقی CLC014 است. تراشه CPLD LC4256V از LATTICE است. تراشه FIFO IDT72V2105 از IDT است.
بخش همسان سازی فرآیند پردازش مدار در شکل 2 نشان داده شده است. از شکل 2 مشاهده می شود که سیگنال سریال ورودی تک انتهای ASI/SDI پس از عبور از مدار تساوی تغییر شکل داده و به مجموعه ای از سیگنال های دیفرانسیل تبدیل می شود. آماده برای فرایند بازیابی ساعت بعدی است. پس از گذراندن مدار تساوی ، کیفیت سیگنال بسیار بهبود می یابد و شکل موج سیگنال ورودی و خروجی مطابق شکل 3 مقایسه می شود.
شکل 2 متعادل سازی بخشی از فرآیند پردازش مدار
شکل 3 مقایسه شکل موج مدار تساوی
بخش بازیابی ساعت از فرایند پردازش مدار در شکل 4 نشان داده شده است. در شکل 4 مشاهده می شود که حالت کار تراشه به درستی تنظیم شده است ، یک ساعت 27 مگابایتی به صورت محلی برای استفاده از تراشه بازیابی ساعت در نظر گرفته شده است. سیگنال دیفرانسیل سرعت به تراشه وارد می شود و سیگنال سریال پس از پردازش تراشه بازیابی می شود. سیگنال ساعت موجود در آن توسط بخش رمزگشایی زیر مدار استفاده می شود. در عین حال ، تراشه همچنین می تواند از بازیابی ساعت برای سیگنالهای با وضوح بالا پشتیبانی کند.
شکل 4 بخش بازیابی ساعت از فرایند پردازش مدار
فرایند رمزگشایی بخشی از مدار در شکل 5 نشان داده شده است. از شکل 5 مشخص است که ساعت سریال و داده های سریال بازیابی شده توسط تراشه بازیابی ساعت به تراشه رمزگشایی وارد می شود ، پس از تبدیل سریال/موازی ، 10 بیتی داده های موازی و 27 میلیون ساعت موازی خروجی برای آماده سازی ساعت برای مدار FIFO زیر است. نمودار زمان بندی سیگنال ها در هر حالت کار در شکل 6 نشان داده شده است.
شکل 5 رمزگشایی بخشی از فرآیند پردازش مدار
شکل 6 نمودار زمان بندی سیگنال هر حالت
قسمت FIFO فرآیند پردازش مدار در شکل 7 نشان داده شده است. در میان آنها ، ساعت خواندن از ساعت موازی 27M بازیابی شده توسط مدار رمزگذاری استفاده می کند و ساعت نوشتن از ساعت محلی 27M استفاده می کند. سیگنال موازی 10 بیتی که از FIFO عبور می کند با ساعت محلی از طریق تنظیم همزمان می شود تا برای ورودی بعدی CPPL برای مالتی پلکس الکتریکی آماده شود. روش الکتریکی مالتی پلکسینگ CPLD به شرح زیر است ، از جمله 2BP-S روش مالتی پلکس و 2BS-P روش demultiplexing است.
شکل 7 بخش FIFO از فرایند پردازش مدار
معماری طرحواره 2BP-S است
SIGNAL gnd: std_logic: = '0'؛
SIGNAL vcc: std_logic: = '1'؛
سیگنال N_25: std_logic؛
سیگنال N_12: std_logic؛
سیگنال N_13: std_logic؛
سیگنال N_15: std_logic؛
سیگنال N_16: std_logic؛
سیگنال N_17: std_logic؛
سیگنال N_21: std_logic؛
سیگنال N_22: std_logic؛
سیگنال N_23: std_logic؛
سیگنال N_24: std_logic؛
شروع
I30: نقشه بندر G_D (CLK => N_25 ، D => N_13 ، Q => N_22) ؛
I29: نقشه بندر G_D (CLK => N_25 ، D => N_16 ، Q => N_23) ؛
I34: نقشه بندر G_OUTPUT (I => N_22 ، O => Q0) ؛
I33: نقشه بندر G_OUTPUT (I => N_23 ، O => Q1) ؛
I2: G_INPUT نقشه بندر (I => CLK ، O => N_25) ؛
I7: G_INPUT نقشه بندر (I => A ، O => N_12) ؛
I8: G_INPUT نقشه بندر (I => LD ، O => N_21) ؛
I6: G_INPUT نقشه بندر (I => B ، O => N_15) ؛
I12: نقشه بندر G_2OR (A => N_17 ، B => N_24 ، Y => N_16) ؛
I16: نقشه بندر G_2AND1 (AN => N_21 ، B => N_22 ، Y => N_24) ؛
I21: نقشه بندر G_2AND (A => N_21 ، B => N_12 ، Y => N_13) ؛
I20: نقشه بندر G_2AND (A => N_21 ، B => N_15 ، Y => N_17) ؛
پایان طرحواره ؛
معماری طرحواره 2BS-P است
SIGNAL gnd: std_logic: = '0'؛
SIGNAL vcc: std_logic: = '1'؛
سیگنال N_5: std_logic؛
سیگنال N_1: std_logic؛
سیگنال N_3: std_logic؛
سیگنال N_4: std_logic؛
شروع
I8: نقشه بندر G_OUTPUT (I => N_4 ، O => Q0) ؛
I1: نقشه بندر G_OUTPUT (I => N_5 ، O => Q1) ؛
I2: G_INPUT نقشه بندر (I => CLK ، O => N_3) ؛
I3: G_INPUT نقشه بندر (I => SIN ، O => N_1) ؛
I7: نقشه بندر G_D (CLK => N_3 ، D => N_4 ، Q => N_5) ؛
I4: نقشه بندر G_D (CLK => N_3 ، D => N_1 ، Q => N_4) ؛
پایان طرحواره ؛
بخش کدگذاری فرآیند پردازش مدار در شکل 8 نشان داده شده است. پس از دریافت داده ها ، ماژول نوری دریافت کننده داده های موازی و ساعت همزمان را از طریق برنامه demultiplexing CPLD بازیابی می کند ، و سپس سیگنال سریال اصلی با سرعت بالا را از طریق مدار تراشه رمزگذاری ، که در نهایت توسط دستگاه انتقال پس از رانندگی توسط تراشه درایور کابل خروجی می شود. تمام مراحل انتقال را تکمیل کنید. در میان آنها ، توالی سیگنال بخش مدار رمزگذاری در شکل 9 نشان داده شده است.
شکل 8 بخشی از فرایند پردازش مدار را کدگذاری می کند
شکل 9 نمودار زمان بندی سیگنال مدار کدگذاری
3. سخنان پایانی
طراحی سیگنال ASX/SDI ناهمزمان الکتریکی مبتنی بر CPLD مبتنی بر CPLD با استفاده از جدیدترین فناوری سیگنال ASI/SDI الکتریکی چندگانه/demultiplexing ، که می تواند انتقال چند سیگنال تقسیم زمان را درک کند ، جایگزین چندگانه تقسیم موج قبلی این فناوری حالت انتقال سیگنال ناهمزمان چند کاناله بر هزینه های تولید بسیار صرفه جویی می کند و رقابت محصولات را در بازار بیشتر می کند.
محصول دیگر ما:
